Samsung se asocia con IBM para impulsar avances en el diseño de chips semiconductores

En el 67 ° Encuentro Internacional de Electrónica, celebrado este año en San Francisco, California, Samsung e IBM anunciaron durante su discusión sobre «Device-Level 3D», revelando que las dos empresas de tecnología habían colaborado para lograr un gran avance en técnicas de diseño para el próximo Chip semiconductor de próxima generación. Esta nueva tecnología permite que los transistores se apilen verticalmente, lo que esencialmente agrega una mejor eficiencia energética o niveles de rendimiento más altos.

Samsung e IBM presentan la revolucionaria tecnología de semiconductores VTFET, que ofrece niveles más altos de productividad y eficiencia.

Durante la entrevista, las dos empresas explicaron cómo al redirigir el flujo de corriente de horizontal a vertical, no solo podían reducir el tamaño de los chips semiconductores, sino también hacerlos más potentes y eficientes.

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Los transistores CMOS se construyen de forma lateral u horizontal, e innumerables avances a lo largo de las décadas han reducido su tamaño, de modo que ahora se pueden colocar miles de millones en un chip, de acuerdo con las predicciones de la ley de Moore. Pero reducir aún más los transistores para mejorar el rendimiento del chip y agregar nuevas funciones es difícil y costoso. ¿Orientarlos verticalmente en lugar de horizontalmente ahorraría espacio y extendería la vida de la ley de Moore más fácilmente? Inspirándose en los transistores de acceso vertical DRAM basados ​​en trincheras, un equipo de IBM y Samsung describirá cómo transformaron la arquitectura de transistores de su lado, con dispositivos CMOS construidos con nanohojas de transporte vertical (VTFET) en silicio a granel y con un campo de puerta a 45 nm. .

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– Artículo No. 26.1, «Tecnología de nanoplacas de transporte vertical para escalamiento CMOS más allá de los dispositivos de transporte lateral», H. Jagannathan et al, IBM / Samsung

Anteriormente, los chips semiconductores se colocaban planos sobre la superficie de silicio mientras la corriente fluía horizontalmente. Este nuevo diseño permite que los transistores se asienten perpendicularmente, en lugar de estar paralelos a la superficie del chip semiconductor. La nueva tecnología permitirá a las empresas de fabricación eludir los límites de rendimiento de la Ley de Moore, lo que permitirá la recuperación de energía gracias al bajo consumo de energía.

TEM en la sección transversal de un transistor de nanoplacas VTFET (la fuente se puede colocar alta o baja para flexibilidad de diseño) y al lado hay un esquema de un dispositivo de E / S FET cointegrado con el VTFET. Fuente: IEDM Paper 26.1, «3D a nivel de dispositivo»

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Los esfuerzos de Samsung e IBM para apilar transistores verticalmente para mayor eficiencia y rendimiento se denominan transistores de efecto de campo de transporte vertical o VTFET. Se espera que la colaboración entre las dos empresas ofrezca el doble de rendimiento, o hasta un 85% de eficiencia energética mejorada, del diseño actual del marco FinFET. Los mineros de criptomonedas verán una mejora en la eficiencia energética y el impacto ambiental también verá una mejora.

Los dispositivos verticales ofrecen la posibilidad de escalado continuo porque la longitud de la puerta y el tamaño del espaciador, dos elementos clave que determinan el paso de la puerta (la distancia entre los transistores), se pueden optimizar de una manera que no es posible horizontalmente. . Además, los dispositivos VTFET prometen ofrecer un voltaje de funcionamiento excepcional y una corriente de accionamiento con bajas pérdidas electrostáticas y parásitas (SS = 69 / 68mV / dec y DIBL = <30mV). Para validar el concepto, los investigadores utilizaron VTFET para fabricar osciladores de anillo funcionales (circuitos de prueba), que demostraron una reducción de aproximadamente el 50% en la capacitancia en comparación con una referencia de diseño lateral.

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Un TEM de la estructura de formación de rotura de difusión cero, que muestra que cumple con los criterios para el aislamiento del circuito de alta densidad. Fuente: IEDM Paper 26.1 «3D a nivel de dispositivo»

Aún no se sabe cuándo será visible la nueva tecnología VTFET en productos comerciales. Intel, junto con otros gigantes tecnológicos, es conocido por crear nuevos chips a escala angstrom, y Intel anticipa una fecha de lanzamiento en el último trimestre de 2024 con la marca. Intel 20A.

Fuente: MEI

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